Cadence推最新印刷电路板(PCB)技术
2012-10-11 08:56:09.0 来源：电子产品世界 责编：王岑
- 摘要：
- 全球电子设计创新领先企业Cadence设计系统公司(NASDAQ: CDNS)，于近日宣布推出最新版Allegro®印刷电路板(PCB)技术，解决客户对于高效产品开发的简化解决方案的需要。
【CPP114】讯：全球电子设计创新领先企业Cadence设计系统公司(NASDAQ: CDNS)，于近日宣布推出最新版Allegro®印刷电路板(PCB)技术，解决客户对于高效产品开发的简化解决方案的需要。Allegro 16.6能够将高速界面的时序闭合加快30-50%，这有赖于时序敏感型物理实现与验证，其对应的业界首个电子CAD(ECAD)团队协作环境，面向使用Microsoft SharePoint技术的PCB设计。
“芯片设计师的任务是在紧迫的上市时间限制下开发日益复杂的产品，快速方便地调用本地与国际设计团队和资源，会带来极大的竞争优势，”微软创新及产品生命周期管理解决方案主管Simon Floyd说，“Cadence® PCB设计工具与SharePoint集成，提供了一种独特环境，促进团队协作、设计创建与控制，生产力会得到极大的提升。”
Allegro 16.6产品线的新功能有助于嵌入式双面及垂直部件的小型化改良，改进时序敏感型物理实现与验证，加快时序闭合，并改进ECAD和机械化CAD(MCAD)协同设计--这些都对加快多功能电子产品的开发至关重要。
Allegro套件业界领先的PCB设计小型化功能是2011年推出的。Allegro 16.6产品套件继续利用嵌入式有源及无源元件最新的生产工艺，解决电路板尺寸不断缩小有关的特定设计问题。元件可利用Z轴垂直潜入到PCB内层，大大减少X和Y轴布线空间。
“我们领先的ECP(C)技术满足了客户对于节约成本的小型化需求，”AT&S高级封装首席运营官Mark Beesley说，“Cadence与AT&S已经合作多年，如今正在解决共同客户对于高级小型化技术的需要。”
Allegro 16.6通过自动交互延迟调整(AiDT)加快时序敏感型物理实现。自动交互延迟调整可缩短时间，满足高级标准界面的时序约束，例如DDR3等，缩短的程度可达30-50%。AiDT可帮助用户逐个界面地迅速调整关键高速信号的时间，或将其应用于字节通道级，将PCB上的线路调整时间从数日缩短到几个小时。EMA Timing Designer结合Allegro PCB SI功能，帮助用户迅速实现关键高速信号的时序闭合。
PCB/enclosure协同设计通过ECAD-MCAD流程进行简化，基于proStep iViP标准的EDMD schema 2.0版本。此流程可减少ECAD和MCAD团队之间不必要的迭代，缩短产品开发时间。
“芯片设计师的任务是在紧迫的上市时间限制下开发日益复杂的产品，快速方便地调用本地与国际设计团队和资源，会带来极大的竞争优势，”微软创新及产品生命周期管理解决方案主管Simon Floyd说，“Cadence® PCB设计工具与SharePoint集成，提供了一种独特环境，促进团队协作、设计创建与控制，生产力会得到极大的提升。”
Allegro 16.6产品线的新功能有助于嵌入式双面及垂直部件的小型化改良，改进时序敏感型物理实现与验证，加快时序闭合，并改进ECAD和机械化CAD(MCAD)协同设计--这些都对加快多功能电子产品的开发至关重要。
Allegro套件业界领先的PCB设计小型化功能是2011年推出的。Allegro 16.6产品套件继续利用嵌入式有源及无源元件最新的生产工艺，解决电路板尺寸不断缩小有关的特定设计问题。元件可利用Z轴垂直潜入到PCB内层，大大减少X和Y轴布线空间。
“我们领先的ECP(C)技术满足了客户对于节约成本的小型化需求，”AT&S高级封装首席运营官Mark Beesley说，“Cadence与AT&S已经合作多年，如今正在解决共同客户对于高级小型化技术的需要。”
Allegro 16.6通过自动交互延迟调整(AiDT)加快时序敏感型物理实现。自动交互延迟调整可缩短时间，满足高级标准界面的时序约束，例如DDR3等，缩短的程度可达30-50%。AiDT可帮助用户逐个界面地迅速调整关键高速信号的时间，或将其应用于字节通道级，将PCB上的线路调整时间从数日缩短到几个小时。EMA Timing Designer结合Allegro PCB SI功能，帮助用户迅速实现关键高速信号的时序闭合。
PCB/enclosure协同设计通过ECAD-MCAD流程进行简化，基于proStep iViP标准的EDMD schema 2.0版本。此流程可减少ECAD和MCAD团队之间不必要的迭代，缩短产品开发时间。
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